实验一组合逻辑电路的设计之樊仲川亿创作
1.
创作时间：贰零贰壹年柒月贰叁拾日 2.实验目的
1，掌握组合逻辑电路的功能分析与测试
2，学会设计以及实现一位全/减加器电路，以及舍入与检测电路设计。
3.实验器材
74LS00 二输入四与非门 74LS04 六门反向器 74LS10 三输入三与非门 74LS86 二输入四异或门 74LS73 负沿触发JK触发器 74LS74 双D触发器
4.实验内容
1>.设计舍入与检测的逻辑电路：
1. 输入：4位8421码,从0000-1001 输入信号接4个开关，从开关输入。 2. 输出：
当8421码>=0101（5）时，有输出F1=1
当8421码中1的个数是奇数时，有输出F2=1,
2>，设计一位全加电路框图 /全减器
创作时间：贰零贰壹年柒月贰叁拾日
创作时间：贰零贰壹年柒月贰叁拾日
如图所视：
当s=1，时做减法运算，s=0时做加法运算。A,B,C分别暗示减数，被减数，借位（加数，被加数，进位）
5.实验步调
1>.设计一个舍入与检测逻辑电路： 做出真值表：
作出卡诺图，并求出F1,F2
根据F1F2的表达式做出电路图：
依照电路图连接号电路，而且验证结果是否与设计相符。 2,>设计一位全加/全减器 做出真值表： F1的卡诺图 F1卡诺图： F2的卡诺图
依照电路图连接号电路，而且验证结果是否与设计相符。
6.实验体会
通过这次试验，我了解了用仪器拼接电路的基本情况。懂得了从电路图到真实电路的基本过程。在连接的时候，很容易因为线或者门出现问题。 创作时间：贰零贰壹年柒月贰叁拾日 创作时间：贰零贰壹年柒月贰叁拾日
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