课 程 设 计 任 务 书
学 院 学生姓名 设计题目 一、内容及要求： 利用所学的EDA设计方法设计电子抢答器，熟练使用使用QUARTUSII应用软件，进一步学习使用VHDL语言、原理图等EDA设计方法进行综合题目的方法。 1.调试底层模块,并时序仿真。 2.设计顶层模块,并时序仿真。 3.撰写课程设计报告.设计报告要求及格式见附件 专 业 学 号 电子抢答器 二、功能要求： 1．具有第一个抢答信号的鉴别和锁存功能。在主持人发出抢答指令后，若有参赛者按抢答按钮，则该给指示灯亮，显示器显示出抢答者的组别。同时，电路处于自锁状态，使其他组的抢答器按钮不起作用。 2．具有计时功能。在初始状态时，主持人可以设置答题时间的初始值。在主持人的抢答组别进行确认，并给出倒计时开始信号以后，抢答者开始回答问题。此时，显示器从初始值开始倒计时，讲至0时停止计数，同时扬声器发出超时报警信号。若参赛者在规定的时间内回答完问题，主持人可以给出计时停止信号，以免扬器鸣叫. 3．具有计分功能。在初始状态时，主持人可以给每组设置初始分值。每组抢答完毕后，同主持人打分，答对一加10分，作错一次减10分。 4．具有犯规设置电路。对提前抢答者和超时抢答者，给予鸣喇叭警示，并显示犯规组别。 三、进度安排： 12.22-25 查资料、方案设计、程序设计。 1.9-1.12 程序设计、调试、写课程设计报告。 1.13 验收。 指导教师（签字） 2011年12 月 18日 学院院长（签字） 2011年 12 月 18 日
沈阳理工大学课程设计专用纸
目录
1、电子抢答器的设计要求和任务 „„„„„„„„„3
2、电子抢答器的设计目的 „„„„„„„„„„„„3
3、电子抢答器的设计思路及原理图 „„„„„„„„„„3
4、电子抢答器设计的解决方案„„„„„„„„„„„5
5、电子抢答器的时序仿真图„„„„„„„„„„„„6
6、设计心得„„„„„„„„„„„„„„„„„„„„„„6
7、参考文献„„„„„„„„„„„„„„„„„„„„„„6
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1、抢答译码显示模块的设计要求和任务：
设计任务：设计一个可以容纳四组参赛队进行比赛的电子抢答器——抢答译码显
示模块。
设计要求：
1) 具有第一个抢答信号的鉴别和锁存功能。在主持人发出抢答指令后，若
有参赛者按抢答按钮，则该给指示灯亮，显示器显示出抢答者的组别。同时，电呼处于自锁状态，使其他组的抢答器按钮不起作用。 2) 具有计时功能。在初始状态时，主持人可以设置答题时间的初始值。在
主持人的抢答组别进行确认，并给出倒计时开始信号以后，抢答者开始回答问题。此时，显示器从初始值开始倒计时，讲至0时停止计数，同时扬声器发出超时报警信号。若参赛者在规定的时间内回答完问题，主持人可以给出计时停止信号，以免扬器鸣叫.
3) 具有计分功能。在初始状态时，主持人可以给每组设置初始分值。每组
抢答完毕后，同主持人打分，答对一加10分，作错一次减10分。 4) 具有犯规设置电路。对提前抢答者和超时抢答者，给予鸣喇叭警示，并
显示犯规组别。
2、实验目的：
1) 通过这次实验设计使我们加深对EDA技术与数字系统设计相
关理论和概念的理解，培养我们的理论联系实际的能力，特别是实际动手能力。 2) 学习使用MAXPLUSII软件设计。 3) 进一步掌握MAXPLUSII软件的使用。 4) 根据原理图学会用VHDL语言设计时序电路。 5) 学会绘制时序仿真波形图。
3、电子抢答器的设计思路及原理图：
根据系统设计要求，系统设采用自顶向下的设计方法，顶层设计采用原理图设计方式，它由抢答器鉴别模块、抢答器计时模块，抢答器计分模块和抢答器译码显示模块四部分组成，系统的整体设计原理图如图所示。
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系统的输入信号有：允许开始抢答信号STA，各组的抢答信号A、B、C、D。计分复位信号RST，加分信号ADD,系统时钟信号CLK.计时预置控制信号LDN,计时使能信号EN,计时预置数据调整信号TA和TB，系统的输出信号有:允许开始抢答的指示灯信号LED_START.四个组抢答成功与否的指示灯控制信号LED_A. LED_B .LED_C.LED_D计时显示控制信号JS1[6..0]和JS2[6..0]。抢答成功组别显示控制信号ZB[6..0].各组计他动态显示的控制信号若干 。
系统的工作过程为：在初始状态时，主持人对答题时间和每组的初始分值进行设置，首先当主持人说开始抢答，并同时按下计时使能信号RST时，A、B、C、D四组开始抢答 A、B、C、D四组中某一组谁最先按抢答器。则此组的指示灯将点亮，同时显示器也将显示出抢答成功者的组别。接下来主持人宣布开始回答，同时倒计时器开始倒计时，抢答者开始回答问题，若在规定的时间内回答完毕，则倒计时器停止倒计时，如果回答正确，主持人给抢答成功组加分;若在规定的时间内没有回答完题目或回答错误，则给抢答成功组减分，最终该组的总分显示在显示器上。完成第一轮抢答后，主持人按复位信号，重新开始抢答。重复上述步骤。
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4、抢答译码显示模块设计的解决方案:
总体设计思路：
设计一个电子抢答器，能够实现鉴别、计时、计分和显示的功能。当有人按下抢答器时，需要鉴别功能模块来识别是谁先按下的抢答器，利用显示功能将结果显示出来。计时功能模块是进行开始抢答到结束抢答的过程所用的时间，利用计分的模块将抢答者答题的结果通过显示器显示出来。这样来完成一个完整的电子抢答器的设计。
显示模块设计思路：
由原理图可以知道，输入端IN4分别接在鉴别模块的STATES、计时模块的QA和QB上，输出为相应的状态，由七段显示译码器实现，且设定为共阴极，即高电平有效。
鉴别模块需输出8、4、2、1，计时模块需输出9、8、7、6、5、4、3、2、1、0。本模块中的输入状态均包括这些状态，所以通过显示译码器可将显示的内容全部显示出来。 VHDL源程序(ym.VHD): LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY ym IS --设计实体的说明 PORT(IN4:IN STD_LOGIC_VECTOR(3 DOWNTO 0); --定义输入端 OUT7:OUT STD_LOGIC_VECTOR(6 DOWNTO 0)); --定义输出端 END ym;
ARCHITECTURE ART OF ym IS --结构体 BEGIN
PROCESS(IN4) --进程语句，敏感信号为IN4 BEGIN
CASE IN4 IS --顺序语句CASE语句嵌套在进程语句中 WHEN \"0000\"=>OUT7<=\"0111111\";--输入为0，显示译码器输出数字“0” WHEN \"0001\"=>OUT7<=\"0000110\";--输入为1，显示译码器输出数字“1” WHEN \"0010\"=>OUT7<=\"1011011\";--输入为2，显示译码器输出数字“2” WHEN \"0011\"=>OUT7<=\"1001111\";--输入为3，显示译码器输出数字“3” WHEN \"0100\"=>OUT7<=\"1100110\";--输入为4，显示译码器输出数字“4” WHEN \"0101\"=>OUT7<=\"1101101\";--输入为5，显示译码器输出数字“5” WHEN \"0110\"=>OUT7<=\"1111101\";--输入为6，显示译码器输出数字“6” WHEN \"0111\"=>OUT7<=\"0000111\";--输入为7，显示译码器输出数字“7” WHEN \"1000\"=>OUT7<=\"1111111\";--输入为8，显示译码器输出数字“8” WHEN \"1001\"=>OUT7<=\"1101111\";--输入为9，显示译码器输出数字“9” WHEN OTHERS=>OUT7<=\"0000000\";--其它情况均为“0” END CASE; END PROCESS;
END ARCHITECTURE ART;
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5、抢答译码显示模块的时序仿真图：
6、设计心得：
通过此次课程设计，使我对课本上的基础知识了解的更加透彻了。虽然，在设计中遇到过困难以及失败，但通过老师和同学们的帮助让我顺利通过了这次课程设计的验收。即使时间短了些，却激发了我对EDA方面的兴趣及爱好。我相信在不久的将来会有更大的进步。 7、参考文献：
《EDA技术与数字系统设计》 邹彦主编 电子工业出版社
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